MonolithIC 3D公司  十多年来,我经常听见EDA领导者们的抱怨--他们作为半导体产业生产促进者的角色一直得不到承认，而且收入也不足以体现由他们的工具所创造出的价值。我回想起来，Joe Costello在担任Cadence公司首席执行官时就放弃了从器件量产弥补EDA收入的可能性；也正是他开创了从永久许可到有限许可的EDA商业模式的转变。

    对此我一直没法理解。想想看，波音公司也没有从波音飞机开创的航空行业收入中取得过什么补偿金。尽管如此，半导体行业似乎将要复苏了。每隔几代工艺节点的增量式技术变化导致半导体行业发生了根本性的转变，EDA供应商在半导体量产良率中扮演的角色正面临重大的转折点。

    Synopsys公司提供的这张图(图1)清楚地表明了我们如何从器件良率主要是代工缺陷密度函数的时期过渡到基于光刻技术的门控因数(gating factor)时代。从图中还可以看出，针对未来的技术节点，“基于设计的良率问题”将占主导地位。为了更好地理解这些问题，我们所要做的就是理清楚与器件建模和制造规则相关的趋势。

图1：随着工艺节点不断演进，半导体良率问题日益凸现。(资料来源：Synopsys)

    去年5月份，James Hogan在EE Times发表的一篇评论中写道：随着定制设计师转向45nm、32nm和28nm技术节点，他们将遇到呈指数级恶化的变异问题……过去只有5至20种PVT边界条件需要分析，但对于需要正确限制现代技术中变异的定制设计师来说，他们需要研究更多的变量以及每个变量更多的值，从而导致产生数千个的边界条件。

    熟悉电路设计(多边形类型)的人们发现，在0.18μm及以上工艺节点时期，设计规则的数量不到200，而到了65nm节点，设计规则数量增加到了1000以上。IBM Research公司的Kevin Nowka在2010年3月的一篇文章中指出：“那些已经服务于许多代工艺的简单技术抽取，诸如矩形形状、布尔设计规则和恒定参数，将不足以使我们将设计提升到最终的性能水平。”

    从历史上看，EDA产业的收购过程看重的无外乎是EDA工具的运行时和终端器件性能(速度、面积和功耗)。这些指标可以预先查验，因此支持现有的商业模型。但预先查验不足以应付未来的系统级芯片设计。事实上，最终器件良率只能在过程末端进行度量，但到那时再替换EDA工具就太晚了。

    诸如Intel这样的垂直整合公司具有很大的优势，因为他们能够确保公司的EDA部门采取所有必要的措施最大限度提高良率。但那些购买现成的标准EDA工具的无厂SoC供应商只能祈祷上帝保佑了。随着基于设计的良率问题变得越来越突出，似乎在SoC供应商和他们的EDA工具供应商之间需要建立起某种形式的合作伙伴关系。EDA供应商不仅要争取赢得设计，而且要赢得下游生产良率。

    如今单片3D技术已经切实可行，MonolithIC 3D公司将这种技术看作是经典器件缩放(也就是采用更小工艺尺寸)的替代技术。我们相信采用大尺寸工艺技术以及3D IC技术可以使器件复杂性翻倍，并且在功耗和性能方面还能带来更多好处。当然，采用大尺寸工艺意味着反复使用相同的生产工艺节点，这将颠覆本文引用的许多趋势。